Description

9/5/2011 Programable Array Logic (a) Programable ROM (b) Programable Logic Array, cả ma trận AND và OR ñều lập trình ñược. Tiết kiệm dung lượng ma trận. Bị hạn chế bởi số lượng các cổng AND khi số ñầu vào của cổng OR lớn hơn số cổng AND. Trễ truyền lan lớn hơn và mật ñộ tích hợp nhỏ. PAL thương mại Lập trình A B C Yêu cầu: F = AB = ABC + ABC email ktmt@soict.hut.edu.vn Generic Array Logic nâng cấp từ PAL, gồm một ma trận AND lập trình ñược (cấu tạo từ EEPROM) và ma trận OR cố ñịnh. Tuy nhiên, các cổng OR nằm trong các macrocell ñược nối với flip-flop và các bộ dồn kênh ñể có thể chọn tín hiệu ra. Tên gọi chung của các thiết bị như PAL, PLA, GAL… là Programable Logic Device email ktmt@soict.hut.edu.vn 49 email ktmt@soict.hut.edu.vn 50 FPGA gồm 3 thành phần chính Khối logic – Logic Block (LB): ñơn vị xử lý. Khối Vào ra – IO cell: giao tiếp với bên ngoài. Liên kết nối – Interconnection: liên kết các ñơn vị xử lý. Configurable Logic Block Thành phần khác Buffer ClockDll … Ví dụ: Dùng GAL ñiều khiển ñèn giao thông: 51 email ktmt@soict.hut.edu.vn I/O Block Connect Connec t 52 fb.com/groups/ 1 9/5/2011 2/3 1/3 Với FPGA, lập trình là quá trình ñịnh tuyến giữa các phần tử logic, flipflop… ñã ñược chế tạo cố ñịnh sẵn, ñể thực thi một tác vụ nào ñó. Một tuyến ñều ñược chế tạo sẵn, và ñính kèm một khóa ñóng mở. Tuyến ñược thiết lập hoặc hủy, tương ứng với trạng thái khóa ñóng hay mở. Mỗi trạng thái của khóa ñóng/mở ứng với một bit nhớ trạng thái 0/1 tương ứng. Tập hợp các bít nhớ tạo thành bộ nhớ cấu hình cho FPGA.
Bảng ñịnh tuyến ñược lưu trữ trong bộ nhớ.
Công cụ CAD sẽ dịch HDL thành bảng ñịnh tuyến. Cả 3 thành phần: khối logic, khối vào ra, liên kết nối, ñều lập trình ñược. Lập trình cho khối logic là hành ñộng: “có kết nối hay không phần tử logic A với phần tử logic B?” Lập trình cho khối vào ra là hành ñộng: “có kết nối hay không ñầu ra logic A với chuẩn ngoại vi B?” Lập trình cho liên kết nối là hành ñộng: “có kết nối hay

AI summary